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Chapter 3: Hardware Description
R
?
?
Jumper OFF = Enabled
Jumper ON = Inhibited
The TI PTH05000 regulator module requires a fixed 5V input. The output is adjustable over
a range of 0.9V to 3.6V by changing the resistor tied between pin 4 and GND.
Table 3-9:
Voltage Regulators VR1 through VR5
Regulator
Inhibit Test Point
Jumper Connector
Margin Control
Strobes
V OUT Target Voltage (V) (1)
–10% –7.5% –5% –2.5% Nom +2.5% +5% +7.5% +10%
VR1
P4
P1
STB_SYS3V3
2.97
3.05
3.14
3.22
3.30 3.383 3.465
3.548
3.63
System 3.3V
(FPGA U9:AD4)
VR2
P14
P13
STB_VCCINT1V0 0.90
0.93
0.95
0.98
1.00 1.025
1.05
1.075
1.1
V CCINT 1.0V
(FPGA U9:AA6)
VR3
P21
P16
STB_SYS2V5
2.25
2.31
2.38
2.44
2.50 2.563 2.625
2.688
2.75
System 2.5V
(FPGA U9:AD6)
VR4
P30
P22
STB_VCCO2V5
2.25
2.31
2.38
2.44
2.50 2.563 2.625
2.688
2.75
V CCO 2.5V
(FPGA U9:Y7)
VR5
P38
P33
STB_VCCAUX2V5 2.25
2.31
2.38
2.44
2.50 2.563 2.625
2.688
2.75
V CCAUX 2.5V
(FPGA U9:AD5)
Notes:
1. ±5% margin limit.
Table 3-10 shows the VR_SEL[3:0] settings used to control the voltage regulator outputs.
Table 3-11 lists the pin locations for VR_SEL[3:0].
Table 3-10:
Voltage Regulator Output Select VR_SEL
3
0
0
0
0
-
1
1
1
1
2
0
0
1
1
-
0
0
1
1
VR_SEL[3:0]
1
0
1
0
1
-
0
1
0
1
0
1
1
1
1
0
1
1
1
1
V OUT
Selected (1)
–10%
–7.5%
–5%
–2.5%
Nominal
+2.5%
+5%
+7.5%
+10%
Notes:
1.
2.
3.
4.
5.
±5% margin limit.
At power-on, FPGA_RESETB (FPGA U9.W34) is not driven and is pulled down by a 4.7 K Ω resistor.
At power-on, V REG defaults to the nominal output.
To enable margin control, the U9.W34 FPGA_RESETB pin must be driven High.
To select other than the nominal output, set up the margin % on VR_SEL[3:0], then strobe the
appropriate STB_* from Low to High to Low to clock the value into the latch.
30
www.xilinx.com
ML550 Networking Interfaces Platform
UG202 (v1.4) April 18, 2008
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